Wolfspeed 실리콘 카바이드 MOSFET을 사용한 일반적인 토폴로지 모델링

지금 그 어느 때보다도 엔지니어들은 실리콘(Si) 기반 부품보다 더 높은 효율성, 전력 밀도, 그리고 전체 시스템 비용 효과를 제공하는 실리콘 카바이드(SiC) 기반 제품을 선택하고 있습니다.

SiC와 Si 간의 기본 설계 원칙은 동일하지만, SiC의 독특한 특성, 능력 및 장점을 고려해야 합니다. 엔지니어는 설계 목표를 달성할 수 있도록 모델링 및 시뮬레이션을 수행해야 합니다.   Si와 마찬가지로, 이제 SiC는 다양한 공급업체에서 최적화된 도구와 모델을 제공하며, 표준 모델링 완화 조치를 적용할 수 있습니다. LTSpice, PLECS 및 Wolfspeed의 SpeedFit 2.0 Design Simulator™와 같은 도구 간의 차이가 있지만, Wolfspeed의 전력 전문가가 제공하는 팁은 SiC 시뮬레이션의 정확성을 확보하는 데 도움이 됩니다.

LTSpice를 사용한 정적 시뮬레이션

Wolfspeed의 Spice 모델은 25ºC와 150ºC에 최적화되어 있습니다. 바디 다이오드 동작은 Gen. 3 장치의 경우 드라이브 전압 V_GS -4 V에, Gen. 2 장치의 경우 -5 V에 최적화되어 있습니다. 엔지니어는 자체적인 발열 및 과도 열 특성과 기생 인덕턴스를 통합할 수 있습니다. 그러나 기생 바이폴라 및 관련 효과, 애벌랜치 증폭 과정, 게이트-소스 전압 변화에 따른 바디 다이오드 턴온 전압은 모델링되지 않았습니다.   LTSpice 정적 시뮬레이션 결과 – 다양한 VGS 값과 바디 다이오드 곡선에 대한 IV 곡선 – 실제 측정값과 잘 일치합니다. 정전용량 – 입력 정전용량, C_iss, 출력 정전용량, C_oss, 역전송 정전용량, C_rss의 경우에도 정적 시뮬레이션 결과는 목적에 비추어 상당히 근접합니다. 따라서 엔지니어는 Spice 모델링의 정적 매개변수에 대해 신뢰를 가질 수 있습니다.

이중 펄스 테스트

동적 동작을 이해하기 위한 전형적인 특성화 벤치마크는 하프 브리지 더블 펄스 테스트입니다. 기생 요소와 같은 고려사항을 포함하지 않고 모델링할 경우, 시뮬레이션은 측정된 결과와 상당히 다르게 나타납니다(Figure 1). 에너지 소비가 효율에 영향을 미치기 때문에, 이러한 큰 차이는 열 계산에 상당한 영향을 미칩니다.

테스트 케이스에서는 긴 펄스 뒤에 1 µs 간격이 있으며, 그 뒤에 짧은 펄스가 이어지는 방식입니다. Si 기반 소자를 사용할 때와 동일한 방식으로 온(turn-on) 및 오프(turn-off)이 측정됩니다. 파형을 자세히 살펴보면(Figure 2) 실제 결과와 이상적인 시뮬레이션 결과 사이의 차이점을 강조합니다. 시뮬레이션에서의 상승 시간과 하강 시간 모두 실제 측정된 값보다 훨씬 빠릅니다. 이는 실제 결과가 두 소자 간의 기생성 stray 인덕턴스 L_m과 패키지 인덕턴스 L_pkg(패키지 소스 인덕턴스)에 의해 영향을 받았기 때문입니다. 또한 온(turn-on) 및 오프(turn-off) 시 오버슈트(overshoot) 결과에도 차이가 있습니다. 이러한 차이는 전체적으로 스위칭 손실의 차이에 기여합니다.

정확한 모델을 얻기 위해서는 인덕턴스를 추출하여 LTSpice에 수동으로 가져와야 합니다. 반면, PLECS의 열 모델은 기생 구성 요소를 포함하지 않습니다.

L_m 찾기

L_m은 고측 U1 소자의 소스와 저측 U2 소자의 드레인 사이의 인덕턴스입니다. 직접 측정할 수는 있지만, 다음과 같이 추출할 수도 있습니다(그림 3):

다음과 같을 때: V_LM = V_in — V_ds, 그리고 예제에서, di/dt = 1.105 x 10⁹, V_in = 606 V, 그리고 V_ds = 580.9 V   이로 인해 L_m의 값은 23.1674 nH가 됩니다.

동기식 벅, 동기식 부스트, 하프 브리지 또는 풀 브리지 방식이든, 설계는 PCB를 통해 하이사이드 및 로사이드 소자의 구성을 사용할 가능성이 높습니다. 적절한 레이아웃 방법을 따르면, L_m은 20 nH에서 25 nH 범위에 속하게 됩니다. 엔지니어들은 이를 시뮬레이션에서 사용할 수 있는 경험 법칙으로 간주할 수 있습니다.

L_pkg 추출

설계자는 TO-247과 같은 표준 패키지에 대해 L_pkg 가 공급업체 간에 동일할 것으로 예상할 수 있습니다. 그러나 리드 프레임 두께의 차이, 소스 와이어 본딩의 차이, 패키지 어깨 길이의 차이에 따라 변동이 있을 수 있습니다. 데이터시트에서 제공되는 경우 모델에 쉽게 적용할 수 있습니다. 제공되지 않는 경우, 측정된 파형에서 추출하여 현재 패키지에 대한 적합한 추정치로 외삽할 수 있습니다.

어디에서: VL_pkg = V_ds — VL_ds + V_dson = —11.515 V L_ds = Spice 모델에서 나온 값인 6.5372 nH, V_ds = 실제 웨이브폼에서 ~-27.8 V, VL_ds = -15.035 V, V_{ds_on} @ 20 A = C3M0065090D 데이터시트에서 나온 값인 1.25 V, 그리고 di/dt = -2.3 x 10⁹

우리의 예에서, 이는 Lpkg 값을 2.503 nH로 제공합니다. 변동이 있더라도 이 값은 좋은 추정치로 간주될 수 있으며 신뢰할 수 있는 경험 법칙입니다. 인덕턴스를 고려한 후 시뮬레이션을 수행하면 동적 모델이 정확해집니다(Figure 4).   인덕턴스를 고려하면 실제 및 시뮬레이션한 더블 펄스 테스트에 대한 총 스위칭 에너지 Esw 뿐만 아니라 Eon 및 Eoff 값이 매우 가까워집니다(Figure 5).

L_m 및 L_pkg에 대한 이러한 경험 법칙을 사용하면 엔지니어들은 열 예산을 위한 비교적 정확한 손실 및 열 계산을 수행할 수 있습니다.

병렬 연결 MOSFET

SiC MOSFET는 전류 전달 능력과 출력 수준을 증가시키기 위해 종종 병렬로 배치됩니다. 그러나 아래와 같은 몇 가지 사항을 고려해야 합니다:

Wolfspeed SiC MOSFET을 사용하면 소자 특성의 불일치 가능성이 매우 낮습니다. 그러나 엔지니어는 보다 넓은 사양 허용 범위를 가진 다른 SiC 부품을 사용해야 할 수도 있으며, 예를 들어 2 V V_TH를 가진 소자와 3 V를 가진 소자를 선택할 수 있습니다. 임계값이 낮은 소자는 더 높은 트랜지언트를 가지며, 그로 인해 더 높은 스위칭 손실과 더 높은 도통 손실이 발생하여 총 전력 손실이 더 높아집니다(Figure 6).

두 장치 모두 동일한 게이트 저항 R_G을 갖고 동일한 온도와 스위칭 주파수에서 작동하고 있음에도 불구하고, 아무런 고려 없이 모델링을 수행하면 U1은 총 손실이 200 W를 초과하고 U3은 약 100 W를 초과하는 결과를 초래합니다. 시뮬레이션된 파형은 U1이 약 70 A의 오버슈트를 기록한 후 안정 상태 50 A로 떨어지는 반면, U3은 약 49 A의 피크를 기록하고 30 A의 안정 상태로 자리잡는 것을 보여줍니다. 따라서 두 장치 사이에 전류 전달 능력에서 상당한 불일치가 존재하며 턴온(turn-on) 및 턴오프(turn-off) 시간에서도 약간의 차이가 있는 것으로 나타납니다.   두 번째 전류 불균형 원인은 비대칭적인 기생 소자입니다. 동일한 V_TH를 가진 두 장치 U1과 U3(그림 7)을 고려해보면, 서로 다른 소스 인덕턴스가 존재합니다. 이는 상당히 불균형한 di/dt, 기생 인덕턴스에 걸리는 전압, 게이트 구동, 및 드레인 전류를 초래합니다. 시뮬레이션된 파형에서는 U3의 전류가 더 빠르게 증가 및 감소하며, I_DC와 I_RMS 값이 더 높아지는 것으로 나타나 MOSFET에서 17.9% 더 높은 스위칭 손실과 18.3% 더 높은 전체 손실을 일으킵니다.

좋은 디자인으로 불일치를 완화하세요

불일치한 MOSFET의 영향은 적절한 설계 관행을 적용함으로써 상당히 줄일 수 있습니다. 예를 들어, 60kW 태양광 인버터 부스트 참조 설계 CRD60DD12N을 살펴보면, 이 설계는 두 개의 75mΩ, 1,200V C3M075120K MOSFET를 병렬로 사용합니다(Figure 8). 60개의 부품 샘플에서 가장 높은 VTH와 가장 낮은 VTH를 가진 TO-247 4-리드 MOSFET 두 개를 사용하더라도, 적절한 설계 관행을 적용하면 장치는 여전히 잘 작동합니다.

대칭적인 PCB 레이아웃은 병렬로 연결된 스위치의 게이트 루프에서 순환 전류를 줄이는 데 필수적입니다. 게이트 루프와 전력 루프를 분리하고, 게이트 진동을 방지하기 위해 충분한 댐핑을 제공하며, 게이트 레그에 페라이트 비드를 추가하여 게이트에서 발생할 수 있는 전압 스파이크와 링잉을 줄여 부품 손상을 방지하십시오 (그림 9).

이러한 설계 방식으로 인해 테스트 회로에서 Q1은 전체 전류의 47.6%를 담당하며, Q2는 52.4%를 담당하여 소자 불일치에도 불구하고 현실적으로 받아들일 수 있는 결과를 얻을 수 있습니다.

도구 선택 확대

SiC 기반 설계는 Wolfspeed의 SpeedFit, LTSpice 또는 PLECS를 사용하여 모델링할 수 있습니다. SpeedFit과 LTSpice는 Wolfspeed에 등록하면 무료로 사용할 수 있지만, PLECS는 구독 요금이 필요합니다. 이러한 도구의 차이는 시뮬레이션을 생성하는 방식과 기생 요소 처리, 손실 계산 등의 제한 사항에 영향을 미칩니다.