Un circuito de reloj y recuperación de datos (CDR) se utiliza en sistemas de datos en serie de alta velocidad donde un reloj no funciona de forma independiente de los datos (lo que se conoce como señal de reloj enviada), sino que se integra en el flujo de datos en serie, que son solo series de unos y ceros binarios. Entonces, el reloj se extrae del flujo de datos a través de un circuito CDR. Los datos se muestrean o dividen y se reprograman. Esta parte se conoce en la recuperación de datos en una CDR.

Un circuito de CDR se implementa en el receptor donde el flujo de datos o las señales se amplifican, filtran y ecualizan. Entonces, un circuito rebanador cortará el flujo de datos en secciones con una frecuencia generada de forma precisa. Un bucle de enganche de fase (PLL) se usa para bloquear la frecuencia del reloj integrado del flujo de datos. Este reloj integrado será el reloj de referencia para el PLL. El PLL se usa para regenerar un reloj bloqueado en una fase del reloj de referencia. Las dos fases del reloj de referencia y el reloj recientemente generado se alinean el PLL. El reloj recuperado entonces se usa para regenerar los datos recibidos.

Los PLL se usan comúnmente en los circuitos CDR, sin embargo, también se han usado otros tipos de osciladores en los circuitos CDR. La opción a menudo depende de las compensaciones para cada requisito de diseño y rendimiento del CDR.

El resultado del CDR es un reloj y datos independientes uno de otro y que se pueden usar en otras secciones del circuito digital y la lógica, según se desee.