Modellazione di topologie comuni con i MOSFET al carburo di silicio Wolfspeed

Ora più che mai, gli ingegneri stanno scegliendo prodotti basati sul Carburo di Silicio (SiC) per la loro maggiore efficienza, densità di potenza e migliore convenienza economica complessiva rispetto ai componenti basati sul Silicio (Si).

Oltre ai principi di progettazione di base comuni tra SiC e Si, e alla necessità di tenere a mente le diverse caratteristiche, capacità e vantaggi del SiC, gli ingegneri devono modellare e simulare per assicurarsi di raggiungere i loro obiettivi di progettazione.   Come per Si, anche il SiC ora dispone di strumenti e modelli ottimizzati disponibili da vari fornitori, e possono essere applicate mitigazioni standard di modellazione. Sebbene ci siano differenze tra strumenti come LTSpice, PLECS e il simulatore di progettazione SpeedFit 2.0 Design Simulator™ di Wolfspeed, i suggerimenti degli esperti di potenza di Wolfspeed aiuteranno a ottenere accuratezza nella simulazione con il SiC.

Simulazione statica con LTSpice

I modelli Spice di Wolfspeed sono ottimizzati per 25ºC e 150ºC. Il funzionamento del diodo del corpo è ottimizzato per una tensione di pilotaggio, V_GS, di -4 V per i dispositivi di Gen. 3 e -5 V per quelli di Gen. 2. Gli ingegneri possono incorporare il riscaldamento autonomo, la capacità termica transitoria e l'induttanza parassita. Tuttavia, il bipolare parassita e gli effetti associati, il processo di moltiplicazione a valanga e la variazione della tensione di attivazione del diodo del corpo con gate-to-source non sono modellati.   I risultati delle simulazioni statiche LTSpice – la curva IV a vari valori di V_GS e la curva del diodo del corpo – si abbinano bene alle misurazioni effettive. Per quanto riguarda le capacità – capacità di ingresso, C_iss, capacità di uscita, C_oss, e capacità di trasferimento inverso, C_rss – anche i risultati delle simulazioni statiche sono piuttosto vicini allo scopo. Gli ingegneri possono quindi sentirsi fiduciosi nei parametri statici della modellazione Spice.

Un test a doppio impulso

Un benchmark tipico di caratterizzazione per comprendere il comportamento dinamico è un test a doppio impulso su mezzo ponte. Quando modellato senza alcuna considerazione, come i parassiti, la simulazione è significativamente distante dai risultati misurati (Figura 1). Poiché il consumo energetico influisce sull'efficienza, una differenza così grande ha un impatto significativo sui calcoli termici.

Nel caso di test, un impulso lungo è seguito da un intervallo di 1 µs, a cui segue un impulso breve. L'accensione e lo spegnimento vengono misurati nel modo convenzionale, come si farebbe con dispositivi basati su silicio. Osservando più da vicino le forme d'onda (Figura 2) si evidenzia la differenza tra i risultati reali e quelli simulati ideali. Sia i tempi di salita che quelli di discesa nella simulazione sono molto più rapidi rispetto a quelli misurati, poiché i risultati reali sono influenzati dalle induttanze – l'induttanza parassita dispersa, L_m, tra i due dispositivi, e l'induttanza del package, L_pkg, che è l'induttanza di origine del package. Vi è anche una differenza tra i risultati di sovraelongazione per l'accensione e lo spegnimento. Queste differenze contribuiscono alla differenza complessiva nelle perdite di commutazione.

Per ottenere un modello accurato, le induttanze devono essere estratte e importate manualmente in LTSpice. Il modello termico in PLECS, invece, non include componenti parassite.

Trova L_m

L_m è l'induttanza tra il source del dispositivo high-side U1 e il drain del dispositivo low-side U2. Sebbene possa essere misurata direttamente, può anche essere estratta come segue (Figura 3):

Dove: V_LM = V_in — V_ds, e dall'esempio, di/dt = 1.105 x 10⁹, V_in = 606 V, e V_ds = 580.9 V   Questo dà un valore di 23.1674 nH per L_m.

Che si tratti di un buck sincrono, di un boost sincrono, di un half-bridge o di un full-bridge, il design probabilmente utilizza una configurazione di dispositivi high-side e low-side attraverso un PCB. Se vengono seguite buone pratiche di layout, L_m si trova nell'intervallo tra 20 nH e 25 nH. Gli ingegneri possono considerarlo come una regola pratica da utilizzare nelle simulazioni.

Estrazione di L_pkg

I designer potrebbero aspettarsi che L_pkg sia lo stesso tra i fornitori per package standard come il TO-247. Tuttavia, ci sono variazioni dovute alle differenze nello spessore dei lead frame, nel wire bonding delle sorgenti e nella lunghezza della spalla del package. Se disponibile in un datasheet, può essere facilmente inserito nel modello. In caso contrario, può essere estratto da una forma d'onda misurata ed estrapolato per ottenere una buona stima del package in questione.

Dove: VL_pkg = V_ds — VL_ds + V_dson = —11,515 V L_ds = 6,5372 nH dal modello Spice, V_ds = ~-27,8 V dall'onda reale, VL_ds = -15,035 V, V_{ds_on} @ 20 A = 1,25 V dal datasheet del C3M0065090D, e di/dt = -2,3 x 10⁹

Nel nostro esempio, questo fornisce un valore Lpkg di 2,503 nH. Nonostante le variazioni, questo valore può essere considerato una buona stima e una regola empirica affidabile. La simulazione, una volta considerata l'induttanza, rende il modello dinamico accurato (Figura 4).   Con l'induttanza presa in considerazione, l'energia totale di commutazione Esw così come Eon ed Eoff del test a doppio impulso reale e simulato diventano molto vicine (Figura 5).

Utilizzando queste regole pratiche per L_m e L_pkg, gli ingegneri possono ottenere calcoli di perdita e termici piuttosto accurati per il loro bilancio termico.

MOSFET in parallelo

I MOSFETs SiC sono spesso collegati in parallelo per aumentare la capacità di trasporto della corrente così come i livelli di potenza. Tuttavia, ci sono alcune considerazioni da tenere a mente:

Con i MOSFET Wolfspeed SiC, c'è poca possibilità di disallineare le caratteristiche dei dispositivi. Tuttavia, gli ingegneri potrebbero essere costretti a utilizzare altre parti in SiC con una tolleranza di specifica più ampia e potrebbero scegliere, ad esempio, un dispositivo con 2 V V_TH e un altro con 3 V. Il dispositivo con la soglia inferiore presenta una maggiore transitorietà e, a causa di ciò, perdite di commutazione più elevate e perdite di conduzione più elevate, quindi perdite di potenza totali più elevate (Figura 6).

Sebbene entrambi i dispositivi abbiano la stessa resistenza del gate, R_G, e operino alla stessa temperatura e frequenza di commutazione, una modellazione senza considerazioni particolari porta a U1 con perdite totali superiori a 200 W e U3 leggermente superiori a 100 W. Le forme d'onda simulate mostrano che U1 raggiunge un picco di circa 70 A di overshoot prima di stabilizzarsi a uno stato stazionario di 50 A, mentre U3 raggiunge un picco di circa 49 A e si stabilizza a 30 A nello stato stazionario. C’è quindi una notevole discrepanza nella capacità di trasporto di corrente tra i due dispositivi, oltre a lievi differenze nei tempi di accensione e spegnimento.   La seconda causa dello squilibrio di corrente è l’asimmetria dei parassiti. Consideriamo due dispositivi, U1 e U3 (Figura 7), che hanno lo stesso V_TH ma induttanze della sorgente differenti. Ciò provoca di/dt considerevolmente sbilanciati, tensioni attraverso le induttanze parassite, drive del gate e correnti di drain. Le forme d'onda simulate mostrano che la corrente aumenta e diminuisce molto più rapidamente in U3, raggiungendo valori più elevati per I_DC e I_RMS, causando il 17,9% in più di perdite di commutazione e il 18,3% in più di perdite totali in quel MOSFET.

Mitiga la discrepanza con un buon design

L'impatto dei MOSFET disallineati può essere ridotto considerevolmente integrando buone pratiche di progettazione. Ad esempio, consideriamo il progetto di riferimento del booster per inverter solare da 60 kW CRD60DD12N che utilizza due MOSFET C3M075120K da 75 mΩ e 1.200V collegati in parallelo (Figura 8). Utilizzando due MOSFET a 4 terminali TO-247 con i valori di VTH più alto e più basso da un campione di 60 parti, si ottiene comunque un hardware che funziona bene, a patto che vengano adottate buone pratiche di progettazione.

Un layout simmetrico del PCB è fondamentale per ridurre la corrente circolante nei circuiti del gate degli interruttori in parallelo. Separare il circuito di potenza dal circuito del gate, fornire un adeguato smorzamento per prevenire oscillazioni del gate e aggiungere una perla di ferrite sul terminale del gate per ridurre picchi di tensione e risonanze sul gate che potrebbero danneggiare il componente (Figura 9).

A causa di queste pratiche di progettazione, Q1 nel circuito di test trasporta il 47,6% della corrente totale, mentre Q2 trasporta il 52,4%, raggiungendo risultati accettabili nel mondo reale nonostante il mismatch dei dispositivi.

Aumentare la scelta degli strumenti

I progetti basati su SiC possono essere modellati utilizzando SpeedFit, LTSpice o PLECS di Wolfspeed. Mentre SpeedFit e LTSpice possono essere utilizzati gratuitamente registrandosi con Wolfspeed, PLECS è disponibile con un costo di abbonamento. Le differenze tra gli strumenti influenzano sia il metodo di generazione delle simulazioni sia le loro limitazioni, come la gestione delle parassitiche e il calcolo delle perdite.