Modellierung gängiger Topologien mit Wolfspeed-Siliziumkarbid-MOSFETs

Ingenieure entscheiden sich jetzt mehr denn je für Produkte auf Basis von Siliziumkarbid (SiC), da diese eine höhere Effizienz, Leistungsdichte und eine insgesamt bessere Kosteneffektivität im Vergleich zu Komponenten auf Siliziumbasis (Si) bieten.

Über die grundlegenden Designprinzipien hinaus, die sowohl für SiC als auch für Si gelten, sowie die Notwendigkeit, die unterschiedlichen Eigenschaften, Fähigkeiten und Vorteile von SiC zu berücksichtigen, müssen Ingenieure Modelle erstellen und Simulationen durchführen, um sicherzustellen, dass sie ihre Designziele erreichen.   Wie bei Si stehen für SiC mittlerweile optimierte Tools und Modelle von verschiedenen Anbietern zur Verfügung, und standardisierte Modellierungsstrategien können angewendet werden. Obwohl es Unterschiede zwischen Tools wie LTSpice, PLECS und Wolfspeeds SpeedFit 2.0 Design Simulator™ gibt, helfen Tipps von Wolfspeeds Stromexperten dabei, mit SiC eine hohe Simulationsgenauigkeit zu erzielen.

Statische Simulation mit LTSpice

Die Spice-Modelle von Wolfspeed sind für 25ºC und 150ºC optimiert. Der Betrieb der Body-Diode ist für eine Steuerspannung, V_GS, von -4 V bei Gen. 3 Geräten und -5 V bei Gen. 2 optimiert. Ingenieure können Selbsterwärmung, transiente thermische Fähigkeiten und parasitäre Induktivität einbeziehen. Allerdings werden parasitärer Bipolareffekt und damit verbundene Effekte, der Lawinen-Multiplikationsprozess sowie die Variation der Einschaltschwelle der Body-Diode mit der Gate-Source-Spannung nicht modelliert.   Die Ergebnisse der statischen LTSpice-Simulation – die IV-Kurve bei verschiedenen VGS-Werten und die Kurve der Body-Diode – stimmen gut mit tatsächlichen Messungen überein. Auch bei den Kapazitäten – Eingangskapazität, C_iss, Ausgangskapazität, C_oss, und Rückwärts-Transfer-Kapazität, C_rss – sind die Ergebnisse der statischen Simulation für den Zweck ziemlich nah dran. Ingenieure können sich daher bei den statischen Parametern der Spice-Modellierung sicher sein.

Ein Doppelpulstest

Ein typisches Charakterisierungs-Benchmark zur Untersuchung des dynamischen Verhaltens ist ein Halbbrücken-Doppelimpulstest. Wenn dieser ohne jegliche Berücksichtigungen, wie beispielsweise Parasiten, modelliert wird, weicht die Simulation erheblich von den gemessenen Ergebnissen ab (Abbildung 1). Da der Energieverbrauch die Effizienz beeinflusst, hat ein so großer Unterschied einen erheblichen Einfluss auf die thermischen Berechnungen.

Im Testfall folgt auf einen langen Impuls eine 1-µs-Lücke, gefolgt von einem kurzen Impuls. Das Einschalten und Ausschalten wird auf konventionelle Weise gemessen, wie es bei Si-basierten Bauteilen üblich ist. Ein genauerer Blick auf die Wellenformen (Abbildung 2) hebt die Unterschiede zwischen den tatsächlichen und den ideal simulierten Ergebnissen hervor. Sowohl die Anstiegs- als auch die Abfallzeiten der Simulation sind wesentlich schneller als die gemessenen Zeiten, da die tatsächlichen Ergebnisse durch Induktivitäten beeinflusst werden – parasitäre Streuinduktivität, L_m, zwischen den beiden Bauelementen und Gehäuseinduktivität, L_pkg, welche die Quellinduktivität des Gehäuses darstellt. Darüber hinaus gibt es einen Unterschied zwischen den Überschwingergebnissen beim Einschalten und Ausschalten. Diese Unterschiede tragen zu den Gesamtunterschieden bei den Schaltverlusten bei.

Um ein genaues Modell zu erhalten, müssen die Induktivitäten extrahiert und manuell in LTSpice importiert werden. Das thermische Modell in PLECS hingegen enthält keine parasitären Komponenten.

Ermittlung von L_m

L_m ist die Induktivität zwischen der Source des High-Side-Geräts U1 und dem Drain des Low-Side-Geräts U2. Obwohl sie direkt gemessen werden kann, lässt sie sich auch wie folgt ermitteln (Abbildung 3):

Wo: V_LM = V_in — V_ds, und aus dem Beispiel, di/dt = 1,105 x 10⁹, V_in = 606 V, und V_ds = 580,9 V   Dies ergibt einen Wert von 23,1674 nH für L_m.

Ob es sich um einen synchronen Abwärtswandler, synchronen Aufwärtswandler, Halbbrücke oder Vollbrücke handelt, das Design verwendet wahrscheinlich eine Konfiguration von High-Side- und Low-Side-Bauteilen auf einer Leiterplatte. Wenn gute Layout-Praktiken befolgt werden, liegt L_m im Bereich von 20 nH bis 25 nH. Ingenieure können dies als Faustregel für Simulationen betrachten.

Extrahieren von L_pkg

Designer könnten erwarten, dass L_pkg für Standardgehäuse wie das TO-247 bei allen Lieferanten gleich ist. Es gibt jedoch Abweichungen aufgrund von Unterschieden in der Dicke der Leadframes, in der Drahtbonding-Technik der Quelle und in der Länge der Schulter am Gehäuse. Wenn verfügbar, kann der Wert einfach aus einem Datenblatt in das Modell übernommen werden. Falls nicht, kann er aus einer gemessenen Wellenform extrahiert und zu einer guten Schätzung für das betreffende Gehäuse extrapoliert werden.

Wo: VL_pkg = V_ds — VL_ds + V_dson = —11,515 V L_ds = 6,5372 nH aus dem Spice-Modell, V_ds = ~-27,8 V aus der tatsächlichen Wellenform, VL_ds = -15,035 V, V_{ds_on} @ 20 A = 1,25 V aus dem C3M0065090D-Datenblatt, und di/dt = -2,3 x 10⁹

In unserem Beispiel ergibt dies einen Lpkg-Wert von 2,503 nH. Trotz Abweichungen kann dieser Wert als gute Schätzung und zuverlässige Faustregel betrachtet werden. Die Simulation unter Berücksichtigung der Induktivitäten macht das dynamische Modell präzise (Abbildung 4).   Mit den berücksichtigten Induktivitäten nähern sich die Gesamt-Schaltenergie Esw sowie Eon und Eoff für den tatsächlichen und simulierten Doppelimpulstest einander sehr stark an (Abbildung 5).

Mit diesen Faustregeln für L_m und L_pkg können Ingenieure ziemlich genaue Verlust- und Wärmeberechnungen für ihr thermisches Budget durchführen.

Parallelisierte MOSFETs

SiC-MOSFETs werden häufig parallel geschaltet, um die Stromtragfähigkeit sowie die Leistung zu erhöhen. Es gibt jedoch einige Aspekte, die beachtet werden sollten:

Mit Wolfspeed SiC-MOSFETs besteht nur eine geringe Wahrscheinlichkeit für eine Nichtübereinstimmung der Geräteeigenschaften. Ingenieure könnten jedoch gezwungen sein, andere SiC-Bauteile mit einer breiteren Toleranz der Spezifikationen zu verwenden und beispielsweise ein Bauteil mit 2 V V_TH und ein anderes mit 3 V auszuwählen. Das Bauteil mit der niedrigeren Schwelle hat eine höhere Transient-Charakteristik und damit höhere Schaltverluste und höhere Leitungsverluste, was zu insgesamt höheren Leistungsverlusten führt (Abbildung 6).

Obwohl beide Bauteile denselben Gate-Widerstand, R_G, haben und bei gleicher Temperatur sowie Schaltfrequenz arbeiten, führt eine Modellierung ohne Berücksichtigungen dazu, dass U1 über 200 W Gesamtverluste aufweist, während U3 knapp über 100 W liegt. Simulierte Wellenformen zeigen, dass U1 einen Spitzenwert von etwa 70 A Überschwingung erreicht, bevor es auf einen stationären Zustand von 50 A abfällt, wohingegen U3 auf etwa 49 A Spitzenwert ansteigt und sich auf einen stationären Zustand von 30 A einpendelt. Es besteht daher eine erhebliche Diskrepanz in der Stromtragfähigkeit der beiden Bauteile sowie leichte Unterschiede in den Einschalt- und Ausschaltzeiten.   Die zweite Ursache für ein Stromungleichgewicht sind asymmetrische parasitäre Effekte. Betrachten Sie zwei Bauteile, U1 und U3 (Abbildung 7), die denselben V_TH, jedoch unterschiedliche Quellinduktivitäten aufweisen. Dies führt zu erheblich unausgeglichenen di/dt-Werten, Spannungen über den Streuinduktivitäten, Gate-Ansteuerungen und Drainströmen. Simulierte Wellenformen zeigen, dass der Strom für U3 deutlich schneller an- und absteigt, sowie höhere Werte für I_DC und I_RMS erreicht, was 17,9 % höhere Schaltverluste und 18,3 % höhere Gesamtverluste in diesem MOSFET verursacht.

Minimieren Sie Diskrepanzen durch gutes Design

Die Auswirkungen von nicht abgeglichenen MOSFETs können erheblich reduziert werden, wenn gute Designpraktiken integriert werden. Ein Beispiel hierfür ist das 60 kW Solarwechselrichter-Booster-Referenzdesign CRD60DD12N, das zwei 75 mΩ, 1.200V C3M075120K MOSFETs parallel verwendet (Abbildung 8). Selbst bei Verwendung von zwei TO-247 4-Pin-MOSFETs mit dem höchsten und niedrigsten VTH aus einer Stichprobe von 60 Bauteilen wird mit guten Designpraktiken eine Hardware erzielt, die gut funktioniert.

Ein symmetrisches Layout der Leiterplatte ist entscheidend, um den Umstrom in den Gate-Schleifen parallel geschalteter Schalter zu reduzieren. Trennen Sie die Leistungsschleife von der Gate-Schleife, sorgen Sie für ausreichend Dämpfung, um Gate-Oszillationen zu verhindern, und fügen Sie eine Ferritperle am Gate-Anschluss hinzu, um Spannungsspitzen und Schwingungen am Gate zu verringern, die zu Schäden an den Bauteilen führen könnten (Abbildung 9).

Aufgrund dieser Gestaltungspraktiken trägt Q1 im Testkreis 47,6 % des Gesamtstroms, während Q2 52,4 % trägt, und erzielt somit akzeptable Ergebnisse in der realen Welt trotz der Ungleichheit der Bauteile.

Erweiterung der Werkzeugauswahl

SiC-basierte Designs können mit Wolfspeed's SpeedFit, LTSpice oder PLECS modelliert werden. Während SpeedFit und LTSpice nach Registrierung bei Wolfspeed frei genutzt werden können, ist PLECS mit einer Abonnementgebühr verbunden. Die Unterschiede zwischen den Tools betreffen sowohl die Art der Erstellung von Simulationen als auch deren Einschränkungen, etwa im Umgang mit parasitären Effekten und der Berechnung von Verlusten.