Modelado de topologías comunes con MOSFETs de carburo de silicio de Wolfspeed

Ahora más que nunca, los ingenieros están optando por productos basados en Carburo de Silicio (SiC) por su mayor eficiencia, densidad de potencia y mejor rentabilidad general del sistema que los componentes basados en Silicio (Si).

Más allá de los principios básicos de diseño comunes entre SiC y Si, y la necesidad de tener en cuenta las diferentes características, capacidades y ventajas de SiC, los ingenieros deben modelar y simular para asegurar que cumplirán con sus objetivos de diseño.   Al igual que con Si, ahora SiC cuenta con herramientas y modelos optimizados disponibles de varios proveedores, y se pueden aplicar mitigaciones de modelado estándar. Aunque existen diferencias entre herramientas como LTSpice, PLECS y el SpeedFit 2.0 Design Simulator™ de Wolfspeed, los consejos de los expertos en potencia de Wolfspeed ayudarán a lograr precisión en la simulación con SiC.

Simulación estática con LTSpice

Los modelos Spice de Wolfspeed están optimizados para 25ºC y 150ºC. El funcionamiento del diodo de cuerpo está optimizado para un voltaje de manejo, V_GS, de -4 V para dispositivos de la Gen. 3 y -5 V para la Gen. 2. Los ingenieros pueden incorporar auto-calentamiento y capacidad térmica transitoria, y la inductancia parasitaria. Sin embargo, los efectos bipolares parasitarios y asociados, el proceso de multiplicación en avalancha y la variación del voltaje de encendido del diodo de cuerpo con puerta-a-fuente no están modelados.   Los resultados de simulación estática de LTSpice – la curva IV en varios valores de VGS y la curva del diodo de cuerpo – coinciden bien con medidas reales. En cuanto a las capacitancias – capacitancia de entrada, C_iss, capacitancia de salida, C_oss, y capacitancia de transferencia inversa, C_rss, también, los resultados de simulación estática son bastante cercanos para el propósito. Los ingenieros pueden, por lo tanto, sentirse seguros de los parámetros estáticos del modelado Spice.

Una prueba de doble pulso

Un punto de referencia típico para la caracterización y comprensión del comportamiento dinámico es una prueba de doble pulso en puente medio. Cuando se modela sin ninguna consideración, como parásitos, la simulación se desvía significativamente de los resultados medidos (Figura 1). Dado que el consumo de energía impacta en la eficiencia, una diferencia tan grande tiene un efecto significativo en los cálculos térmicos.

En el caso de prueba, un pulso largo es seguido por un intervalo de 1 µs, que es seguido por un pulso corto. El encendido y apagado se miden de la manera convencional, como se haría con dispositivos basados en Si. Al observar más de cerca las formas de onda (Figura 2) se destacan las diferencias entre los resultados simulados reales e ideales. Tanto los tiempos de subida como de bajada en la simulación son mucho más rápidos que los medidos porque los resultados reales están afectados por inductancias: la inductancia parásita dispersa, L_m, entre los dos dispositivos, y la inductancia del encapsulado, L_pkg, que es la inductancia de fuente del encapsulado. También hay una diferencia entre los resultados de sobretensión al encender y apagar. Estas diferencias contribuyen a la diferencia general en las pérdidas de conmutación.

Para obtener un modelo preciso, se deben extraer las inductancias e importarlas manualmente en LTSpice. El modelo térmico en PLECS, por otro lado, no incluye componentes parásitos.

Encontrando L_m

L_m es la inductancia entre la fuente del dispositivo U1 de lado alto y el drenaje del dispositivo U2 de lado bajo. Aunque se puede medir directamente, también se puede extraer de esta manera (Figura 3):

Donde: V_LM = V_in — V_ds, y del ejemplo, di/dt = 1.105 x 10⁹, V_in = 606 V, y V_ds = 580.9 V   Esto da un valor de 23.1674 nH para L_m.

Ya sea un buck sincrónico, boost sincrónico, puente medio o puente completo, el diseño probablemente utiliza una configuración de dispositivos de lado alto y lado bajo a través de un PCB. Si se siguen buenas prácticas de diseño, L_m está en el rango de 20 nH a 25 nH. Los ingenieros pueden considerarlo como una regla general para usar en simulaciones.

Extrayendo L_pkg

Los diseñadores podrían esperar que L_pkg sea el mismo entre los proveedores para paquetes estándar como el TO-247. Sin embargo, hay variaciones debido a las diferencias en el grosor de los marcos de plomo, en la unión de los cables de origen y en la longitud del hombro en el paquete. Si está disponible en una hoja de datos, se puede integrar fácilmente en el modelo. Si no, se puede extraer de una forma de onda medida y extrapolar a lo que podría ser una buena estimación para el paquete en cuestión.

Dónde: VL_pkg = V_ds — VL_ds + V_dson = —11.515 V L_ds = 6.5372 nH del modelo Spice, V_ds = ~-27.8 V de la forma de onda real, VL_ds = -15.035 V, V_{ds_on} @ 20 A = 1.25 V de la hoja de datos de C3M0065090D, y di/dt = -2.3 x 10⁹

En nuestro ejemplo, esto da un valor de Lpkg de 2.503 nH. A pesar de las variaciones, este valor puede tomarse como una buena estimación y una regla práctica confiable. La simulación después de considerar las inductancias hace que el modelo dinámico sea preciso (Figura 4).   Con las inductancias consideradas, la energía total de conmutación Esw, así como Eon y Eoff para la prueba de doble pulso real y simulada, se vuelven muy cercanas (Figura 5).

Usando estas reglas generales para L_m y L_pkg, los ingenieros pueden obtener cálculos de pérdida y térmicos bastante precisos para su presupuesto térmico.

MOSFETs en paralelo

Los MOSFET de SiC a menudo se colocan en paralelo para aumentar la capacidad de conducción de corriente así como los niveles de potencia. Sin embargo, hay algunas consideraciones a tener en cuenta:

Con los MOSFETs Wolfspeed SiC, hay poca probabilidad de desajuste en las características del dispositivo. Sin embargo, los ingenieros pueden verse obligados a utilizar otras partes de SiC con una tolerancia más amplia de especificaciones y pueden elegir, por ejemplo, un dispositivo con 2 V V_TH y otro con 3 V. El dispositivo con el umbral más bajo tiene un tránsito más alto y, debido a eso, mayores pérdidas de conmutación y mayores pérdidas de conducción, por lo tanto, mayores pérdidas de potencia totales (Figura 6).

Aunque ambos dispositivos tienen la misma resistencia de compuerta, R_G, y están operando a la misma temperatura y frecuencia de conmutación, la modelización sin ninguna consideración resulta en que U1 tiene más de 200 W de pérdidas totales y U3 poco más de 100 W. Las formas de onda simuladas muestran que U1 alcanza un máximo de aproximadamente 70 A de sobreimpulso antes de estabilizarse en un estado estacionario de 50 A, mientras que U3 alcanza un máximo de aproximadamente 49 A y se estabiliza en un estado estacionario de 30 A. Por lo tanto, hay una discrepancia considerable en la capacidad de conducción de corriente entre los dos dispositivos, así como ligeras diferencias en los tiempos de encendido y apagado.
 
La segunda causa del desequilibrio de corriente son los parásitos asimétricos. Considere dos dispositivos, U1 y U3 (Figura 7) que tienen el mismo V_TH pero diferentes inductancias de fuente. Esto causa di/dt considerablemente desequilibrados, voltajes a través de las inductancias parásitas, unidades de compuerta y corrientes de drenaje. Las formas de onda simuladas muestran que la corriente se incrementa y disminuye mucho más rápido para U3, y alcanza valores más altos para I_DC e I_RMS, lo que provoca una pérdida de conmutación un 17.9% más alta y una pérdida total un 18.3% más alta en ese MOSFET.

Mitigar el desajuste con un buen diseño

El impacto de los MOSFET desajustados puede reducirse considerablemente al incorporar buenas prácticas de diseño. Como ejemplo, tome el diseño de referencia del inversor solar de 60 kW CRD60DD12N que utiliza dos MOSFET C3M075120K de 75 mΩ 1,200V en paralelo (Figura 8). Utilizando dos de los MOSFET de 4 pines TO-247 con el VTH más alto y más bajo de una muestra de 60 partes, aún se logra un hardware que funciona bien, si se emplean buenas prácticas de diseño.

El diseño simétrico del PCB es crucial para reducir la corriente circulante en los bucles de puerta de los interruptores en paralelo. Separe el bucle de potencia del bucle de puerta, proporcione suficiente amortiguación para prevenir la oscilación de la puerta y añada una perla de ferrita en la pata de la puerta para reducir los picos de voltaje y el timbre en la puerta que pueden causar daños a la parte (Figura 9).

Debido a estas prácticas de diseño, Q1 en el circuito de prueba transporta el 47,6% del total de la corriente, mientras que Q2 transporta el 52,4%, alcanzando resultados aceptables en el mundo real a pesar de la descompensación de dispositivos.

Aumento de la elección de herramientas

Los diseños basados en SiC pueden modelarse utilizando SpeedFit de Wolfspeed, LTSpice o PLECS. Mientras que SpeedFit y LTSpice pueden usarse gratuitamente registrándose en Wolfspeed, PLECS conlleva una tarifa de suscripción. Las diferencias entre las herramientas afectan tanto a la forma de generar simulaciones como a sus limitaciones, tales como el manejo de parásitos y el cálculo de pérdidas.