顧客は、低コストのマルチプロトコル ネットワーク デバイスへのさらなるアクセスを継続的に要求しています。これは使いやすさの観点からは素晴らしいことですが、ICレベルでのシステム設計上の課題が生じます。この記事では、新しいデジタル信号処理 (DSP) テクノロジがどのようにして最新のICにマルチ周波数タイミング機能をもたらすかを説明します。
従来のマルチレートクロックソリューション
システム設計者は、既存のクロック ソース テクノロジを採用しながら、限られた程度のデータ レートの柔軟性を提供できるようになりました。これらの設計では通常、図1に示すように、低周波ネットワーク同期クロックを複数の高周波リファレンス クロックに乗算するという課題に直面します。さらに、タイミング サブシステムは、ネットワーク同期クロックの状態を監視しながら、送信リファレンス クロックで位相遷移を起こさずに入力リファレンス間でヒットレス スイッチを行う機能を提供する必要があります。
タイミング サブシステムの設計をさらに複雑にしているのは、サブピコ秒 (RMS) ジッタ クロック要件により、個別の電圧制御SAW発振器 (VCSO) デバイス、位相検出器、およびループ フィルタ要素を使用して一般的に構築されるタイプのジッタ減衰クロック乗算器位相ロック ループ (PLL) の使用が必要になることです。これらのPLL設計では、基本データ レートとFECライン レート間の変換に必要な非整数クロック乗算比もサポートする必要があります。
デジタル制御発振器（DCO）
最近、集積回路 (IC) 設計者は、高密度、高速CMOSテクノロジを活用して、高性能かつ周波数に柔軟に対応できるデジタル信号処理 (DSP) 集約型クロック ソース ソリューションを開発し始めています。これらのDSPベースのアーキテクチャ (図2を参照) は、低周波共振器要素 (通常は水晶) と高周波オンチップVCOを使用して、出力レートがデジタル制御され、ジッタ性能が従来の高性能VCSOと同等である、周波数可変の高速、低ジッタ出力クロックを生成します。デジタル周波数制御の分解能は非常に細かく、1 ppmよりはるかに小さく、連続チューニング範囲は1 GHzを超えます。従来の高性能VCSOで必要とされる高周波数 (>100 MHz)、高絶対精度 (±20 ppm)、プル (±20-100 ppm) の共振器と比較すると、基準共振器は低周波数 (<40 MHz)、絶対周波数精度要件が緩やか (±10,000 ppm)、DCO出力周波数の変化によってプルされないため、これらの共振器は小型で安価です。これらの共振器は非常に小型で安価です。
新しいDSP強化PLLアーキテクチャ
DCOによって提供されるデジタル制御インターフェイスを利用すると、図3に示すように、デジタル信号処理 (DSP) アルゴリズムを活用した完全に統合されたデジタルPLLが可能になります。このDSPベースのPLLアーキテクチャでは、位相検出器の出力は高速アナログ - デジタル コンバーター (ADC) によってデジタル形式に変換されます。ADCに続いて、すべての信号処理は高速DSPアルゴリズムを使用してデジタル領域で実行されます。DCOの広いチューニング範囲 (約15%) を高性能出力分周器と組み合わせると、通常は複数のVCSOベースのPLLが必要となる広範囲のクロック乗算係数を1つのPLL設計でサポートできるようになります。さらに、シリコンベースのDCOの位相ノイズ性能は固定周波数VCSOの代替品と同等であり、ジッタ減衰を必要とするアプリケーションで狭帯域ループ動作が可能になります。VCSOベースのクロック乗算器ハイブリッドと完全に統合されたDCOベースのクロック乗算器の相対的な位相ノイズ性能を図4に示します。最大の違いは高周波数で見られ、CMOS PLLの熱ノイズが低いため、ハイブリッド アプローチと比較してジッタ性能が向上します。
システムレベルの簡素化
周波数に柔軟に対応できる高性能クロック ソースの登場により、マルチレート、マルチプロトコルのネットワーク インターフェイスのタイミング サブシステムが簡素化されます。たとえば、上で説明したマルチレートおよびマルチプロトコル インターフェイス カードのシステム レベルのタイミング アーキテクチャ (図1を参照) は、図5に示すアーキテクチャに大幅に簡素化できます。この例では、VCSOベースのPLL、RFマルチプレクサ、ヒットレス スイッチングPLL回路の並列バンクを排除し、ソフトウェア制御によってレートをプログラム可能な単一のCMOS ICに置き換えることができます。
結論
システム速度とプロトコルの柔軟性の向上という抑えきれない力と、固定周波数タイミング ソースという動かせない物体との間の矛盾は、周波数と位相が柔軟なDSPベースの高性能クロック ソースの開発によって解決されつつあります。ソフトウェアでプログラム可能なデータ レートとプロトコルのシステム レベルの利点に加えて、ボード レベルのテストが改善され、製造歩留まりとタイミング マージンが向上します。この新しいテクノロジーの最終的な効果は、ネットワーク顧客に対してコストが削減され、高速サービスをより簡単に提供できるようになることです。