Very Low Jitter Encode (Sampling) Clocks for High Speed Analog-to-Digital Converters Using the ADF4002 PLL

使用 Analog Devices 的 ADF4002 的参考设计

供应商

Analog Devices
  • 应用类别
    时钟和计时
  • 产品类别
    时钟合成器

依据最终产品

  • Clock and Timing Devices

说明

  • CN-0003, Application circuit utilizes the ADF4002 frequency synthesizer to generate a very low jitter encode (sampling) clock to control sampling on the AD9215 analog-to-digital converter. Jitter on the encode clock produces degradation in the overall signal-tonoise ratio (SNR). The ADF4002 consists of a low noise digital phase frequency detector (PFD), precision charge pump, programmable reference divider, and programmable N divider. The 14-bit reference counter (R counter) allows selectable REFIN frequencies at the PFD input. A complete phase-locked loop (PLL) can be implemented if the synthesizer is used with an external loop filter and voltage controlled oscillator (VCO)

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