쉽게 사용할 수 있는 AC 및 DC 데이터 수집 신호 체인

아날로그-디지털 변환기(ADC)의 샘플링 현상은 앨리어싱과 정전식 킥백의 문제를 유도합니다. 이러한 문제를 해결하기 위해 디자이너들은 필터와 구동 증폭기를 사용하지만, 이 역시 나름의 문제를 유발합니다. 따라서 중간 광역폭 애플리케이션 영역에서 정확한 dc 및 ac 성능을 달성하는 것은 어려운 과제이며, 설계자는 이를 위해 시스템 목표를 절충하게 됩니다. 이 기사에서 ADI의 새로운 연속 시간 시그마 델타(Σ-Δ) ADC가 어떻게 앨리어싱이 없는 운전하기 쉽고 설치 공간이 적은 성능을 제공하는지 알아보십시오.

샘플링 기준

데이터의 디지털화는 그림 1과 같이 샘플링과 양자화의 두 가지 기본 프로세스를 포함합니다. 샘플링은 연속 시간 가변 아날로그 신호 x(t)가 샘플링 주파수 f_S를 사용하여 이산 시간 신호 x(n)로 변환되는 첫 번째 단계입니다. 결과는 1/T_S (f_S = 1/T_S)의 기간으로 똑같이 구분됩니다.

그림 1. 데이터 샘플링.

두 번째 단계는 양자화이며, 이는 이러한 이산 시간 샘플의 값을 가능한 유한한 값 중 하나로 근사하고 그림 1과 같이 디지털 코드로 표현됩니다. 유한한 값 집합에 대한 이러한 양자화는 양자화 노이즈라고 불리는 디지털화의 오류로 이어집니다.

샘플링 프로세스는 또한 앨리어싱으로 이어지는데, 여기서 우리는 입력 신호와 표본 및 정지 시계 주파수 주변의 고조파로부터 폴드백을 볼 수 있습니다. 나이퀴스트 기준에서는 샘플링 주파수가 신호에 포함된 최고 주파수의 최소 두 배가 되어야 합니다. 샘플링 주파수가 최대 아날로그 신호 주파수의 두 배 미만이면 앨리어싱이라고 하는 현상이 발생합니다.

시간 및 주파수 영역에서 앨리어싱의 의미를 이해하려면 먼저 그림 2와 같이 샘플링된 단일 톤 사인파의 시간 영역 표현의 경우를 고려하십시오. 이 예에서 샘플링 주파수인 f_S는 최소 2f_a가 아니라 아날로그 입력 주파수인 f_a보다 약간 더 높기 때문에 나이퀴스트 기준을 충족하지 못합니다. 실제 샘플의 패턴은 f_S – f_a와 동일한 하부 주파수에서 앨리어싱된 사인파를 생성합니다.

그림 2. 앨리어싱: 시간 도메인에서 나타남.



그림 3. 앨리어싱: 주파수 도메인에서 나타남.

이 시나리오에서 해당하는 주파수 도메인의 발현이 그림 3에 나와 있습니다.

나이퀴스트 광역폭은 dc에서 f_S/2에 이르는 주파수 스펙트럼으로 정의됩니다. 이 주파수 스펙트럼은 나이퀴스트 영역의 무한대수로 나뉘며 각각 0.5f_S와 같은 너비를 지닙니다. 실무상 이상적인 샘플러는 ADC, 다음으로 FFT 프로세서에 의해 교체됩니다. FFT 프로세서는 dc에서 f_S/2까지의 출력, 즉 첫 번째 나이퀴스트 영역에 나타나는 신호 또는 앨리어싱만 제공합니다.

이상적인 임펄스 샘플러에 의해 주파수 f_S에서 샘플링된 주파수 f_a의 단일 주파수 사인파의 경우를 고려합니다(그림 1 참조). 또한 f_S > 2f_a라고 가정합니다. 샘플러의 주파수 도메인 출력은 |± KfS ± f_a|, K = 1, 2, 3, 4 등과 동일한 주파수에서 모든 f_S의 주변에 원래 신호의 앨리어싱 또는 이미지를 표시합니다.

이제 그림 3의 첫 번째 나이퀴스트 영역 밖에 있는 신호의 경우를 고려합니다. 신호 주파수는 그림 2의 시간 영역 표현에 표시된 조건에 해당하는 샘플링 주파수보다 약간 작습니다. 신호가 첫 번째 나이퀴스트 영역 밖에 있더라도 해당 이미지(또는 앨리어싱)인 f_S – f_a는 내부에 있습니다. 그림 3으로 돌아가면 원치 않는 신호가 f_a의 영상 주파수 중 하나에서 나타날 경우 f_a에서도 발생하여 첫 번째 나이퀴스트 영역에 가짜 주파수 성분이 생성된다는 것이 분명합니다.

정밀 성능을 위해 문제와 싸움

고성능 애플리케이션의 경우 시스템 설계자는 샘플링 프로세스에서 발생하는 양자화 노이즈, 앨리어싱 및 스위칭 커패시터 입력 샘플링 문제를 해결해야 합니다. 업계에서 사용할 수 있는 두 가지 유형의 정밀 ADC, 즉 연속 근사 레지스터(SAR)와 시그마 델타 ADC는 스위치드 커패시터 기반 샘플링 기술을 사용하여 설계되었습니다.

양자화 노이즈

이상적인 나이퀴스트 ADC에서 ADC의 LSB 크기는 아날로그-디지털 변환을 수행하는 동안 입력에 추가되는 양자화 노이즈를 결정합니다. 이 양자화 노이즈는 f_S/2의 광역폭에 분산됩니다. 양자화 노이즈와 싸우기 위한 첫 번째 기술은 오버샘플링으로, 입력 신호를 나이퀴스트 주파수보다 훨씬 높은 속도로 샘플링하여 신호 대 잡음비(SNR)와 분해능(ENOB)을 증가시킵니다. 오버샘플링에서는 샘플링 주파수가 N배 나이퀴스트 주파수(2 × f_IN)가 되도록 선택되며, 그 결과 동일한 양자화 노이즈가 N배 나이퀴스트 주파수에 걸쳐 퍼져야 합니다. 이렇게 하면 안티앨리어싱 필터의 요구 사항도 완화됩니다. OSR(과샘플링 비율)은 f_S/2f_IN으로 정의되며, 여기서 f_IN은 관심 신호 BW입니다. 일반적인 지침으로 ADC를 4배 오버샘플링하면 해상도가 1비트 추가되거나 동적 범위가 6dB 증가합니다. 오버샘플링 비율을 높이면 전체적으로 노이즈가 감소하며 오버샘플링으로 인한 동적 범위(DR)가 Δ이며, dB 단위로 DR = 10log10 OSR입니다.

오버샘플링은 본질적으로 통합 디지털 필터 및 소멸 기능과 함께 사용되고 구현됩니다. 시그마 델타 ADC의 기본 오버샘플링 모듈레이터는 대부분 관심 광역폭 밖에서 발생하도록 양자화 노이즈를 형성하여그림 4와 같이 저주파에서 전체 동적 범위를 증가시킵니다. 그런 다음 디지털 로우패스 필터(LPF)가 관심 광역폭 외부의 양자화 노이즈를 제거하고 소멸기가 출력 데이터 정격을 다시 나이퀴스트 속도로 낮춥니다.

그림 4. 오버샘플링의 예.

노이즈 쉐이핑은 양자화 노이즈를 줄이기 위한 다른 기술입니다. 시그마 델타 ADC에서 저해상도 양자화기(1비트에서 5비트)는 루프 필터 후 루프 내부에서 사용됩니다. DAC는 그림 5와 같이 입력에서 양자화된 신호를 빼기 위한 피드백으로 사용됩니다.

그림 5. 노이즈 쉐이핑.

통합기는 양자화 오류를 계속 요약하여 양자화 노이즈를 더 높은 주파수로 쉐이핑한 다음 디지털 필터를 사용하여 필터링할 수 있습니다. 그림 6은 일반적인 시그마 델타 ADC의 출력 x[n]의 전력 스펙트럼 밀도(PSD)를 보여 줍니다. 노이즈 쉐이핑 기울기는 루프 필터 H(z)(그림 11 참조)의 순서에 따라 달라지며 (20 × n) dB/decade입니다. 여기서 n은 루프 필터의 순서입니다. 시그마 델타 ADC는 노이즈 쉐이핑과 오버샘플링을 결합하여 대역 내 고해상도를 달성합니다. 대역 내 광역폭은 f_ODR/2와 같습니다(ODR은 출력 데이터 정격을 나타냅니다). 루프 필터의 순서를 늘리거나 오버샘플링 비율을 높여 더 높은 분해능을 얻을 수 있습니다.

그림 6. 오버샘플링 및 노이즈 쉐이핑 도표.

앨리어싱

고성능 애플리케이션에서 앨리어싱을 방지하기 위해 고차 안티앨리어싱 필터를 사용하여 폴드백을 방지합니다. 안티앨리어싱 필터는 입력 신호를 광역폭으로 제한하고 신호에 관심 광역폭을 초과하는 주파수 성분이 없도록 하는 로우패스 필터입니다. 필터 성능은 대역 외 신호가 f_S/2에 얼마나 가까운지, 필요한 감쇠량이 얼마인지에 따라 달라집니다.

SAR ADC의 경우 입력 신호 BW와 샘플링 주파수 사이의 간격이 크지 않으므로 더 많은 출력과 더 많은 왜곡을 가진 복잡하고 고차 필터 설계를 요구하는 고차 필터가 필요합니다. 예를 들어, 200kSPS 샘플링 속도 SAR의 입력 BW가 100kHz인 경우 앨리어싱 방지 필터는 앨리어싱이 없는지 확인하기 위해 >100kHz의 입력 신호를 거부해야 합니다. 이를 위해서는 매우 잘 정리된 필터가 필요합니다. 그림 7에는 가파른 수요 곡선이 나와 있습니다.

그림 7. 앨리어싱 요건.

필터 순서를 완화하기 위해 400kSPS의 샘플링 속도를 선택한 경우 >300kHz 입력 주파수에 대해 거부가 필요합니다. 샘플링 속도를 높이면 검정력이 증가하고, 속도가 두 배인 경우 검정력도 두 배가 됩니다. 전력 비용에서의 추가적인 오버샘플링은 샘플링 주파수가 입력 BW보다 훨씬 높기 때문에 안티앨리어싱 필터 요구 사항을 더욱 완화합니다.

시그마 델타 ADC에서 입력은 훨씬 더 높은 OSR에서 오버샘플링되므로 그림 8과 같이 샘플링 주파수가 입력 BW보다 훨씬 높기 때문에 안티앨리어싱 필터 요구 사항이 완화됩니다.

그림 8. 시그마 델타의 안티앨리어싱 필터 요구 사항.

그림 9에는 SAR 및 이산 시간 시그마 델타(DTSD) 아키텍처에 대한 AAF 복잡성에 대한 아이디어가 나와 있습니다. 샘플링 주파수 f_S에서 102dB 감쇠를 달성하기 위해 100kHz의 -3dB 입력 광역폭을 사용하는 경우 DTSD ADC에 2차 안티에이리어싱 필터가 필요하고 f_S에서 동일한 감쇠를 얻으려면 SAR ADC를 사용하는 5차 필터가 필요합니다.

연속 시간 시그마 델타(CTSD) ADC의 경우 감쇠가 내재되어 있으므로 안티앨리어싱 필터가 필요하지 않습니다.

그림 9. 다양한 아키텍처에 대한 AA 필터 요구사항.

이러한 필터는 시스템 설계자에게 문제가 될 수 있으며, 관심 영역에서 제공하는 드롭에 맞게 최적화하고 가능한 한 많은 거부를 이루어져야 합니다. 또한 오프셋, 게인, 위상 오류 및 노이즈와 같은 많은 오류를 시스템에 추가하여 성능을 저하시킵니다.

또한 고성능 ADC는 특성상 차이가 있기 때문에 패시브 구성품이 두 배로 필요합니다. 다중 채널 애플리케이션에서 더 나은 위상 일치를 얻으려면 신호 체인의 모든 구성품이 잘 일치해야 합니다. 따라서 공차가 더 엄격한 구성품이 필요합니다.

스위치드 커패시터 입력

스위치드 커패시터 입력 샘플링은 커패시터에 대한 샘플링된 입력의 안정 시간에 의존하므로 샘플링 스위치를 켜거나 끌 때 과도 전류를 충전/방전해야 합니다. 이를 입력에서의 킥백이라고 하며 이러한 과도 전류를 지원할 수 있는 입력 구동 증폭기를 필요로 합니다. 또한, 입력은 샘플링 시간이 끝날 때 정착되어야 하며 입력 샘플링의 정확도가 ADC의 성능을 결정하므로, 구동 증폭기는 킥백 이벤트 후에 빠르게 정착해야 합니다. 따라서 빠른 안착을 지원하고 전환된 커패시터 작동의 킥백을 흡수할 수 있는 높은 광역폭의 드라이버가 필요합니다. 스위치드 커패시터 입력에서는 샘플링이 켜질 때마다 작동자가 즉시 홀드 커패시터의 충전량을 공급해야 합니다. 이러한 급격한 전류 급증은 운전자가 충분한 광역폭 성능을 가지고 있는 경우에만 제때에 제공될 수 있습니다. 스위치의 기생성으로 인해 샘플링 시 운전자에게 킥백이 발생합니다. 다음 샘플링 전에 킥백이 완료되지 않으면 샘플링 오류가 발생하여 ADC 입력이 손상됩니다.

그림 10. 샘플링 킥백.

그림 10에는 DTSD ADC에 대한 킥백이 나와 있습니다. 예를 들어, 샘플링 주파수가 24MHz인 경우 데이터 신호가 41ns 이내에 안착해야 합니다. 기준이 스위치드 커패시터 입력이므로 기준 입력 핀에도 높은 광역폭 버퍼가 필요합니다. 이러한 입력 신호 및 기준 버퍼는 노이즈를 증가시키고 신호 체인의 전반적인 성능을 저하시킵니다. 또한 입력 신호 드라이버(S&H 주파수 주변)의 왜곡 구성 요소로 인해 안티앨리어싱 요구 사항이 추가됩니다. 또한 전환된 커패시터 입력의 경우 샘플링 속도가 변경되면 입력 전류가 달라집니다. 이로 인해 ADC를 구동하는 동안 작업자 또는 이전 단계에서 발생하는 게인 오류를 줄이기 위해 시스템이 조정될 수 있습니다.

연속 시간 시그마-델타 ADC

CTSD ADC는 오버샘플링 및 노이즈 쉐이핑과 같은 원리를 활용하는 대체 시그마 델타 ADC 아키텍처이지만, 상당한 시스템 이점을 제공하는 샘플링 작업을 구현하는 대체 수단이 있습니다.

그림 11에는 DTSD 아키텍처와 CTSD 아키텍처의 비교가 나와 있습니다. DTSD 아키텍처에서 볼 수 있듯이 입력은 루프 전에 샘플링됩니다. 루프 필터 H(z)는 시간 측면에서 이산형이며 스위치드 커패시터 통합기를 사용하여 구현됩니다. 피드백 DAC도 스위치드 커패시터에 기반해 있습니다. 입력에 샘플링이 있어 f_S에서 앨리어싱 문제가 발생하므로 샘플링하기 전에 입력에 추가 앤티앨리어싱 필터가 필요합니다.

그림 11. 이산 시간 및 연속 시간 모듈형 블록 설계도.

CTSD에는 입력에서의 샘플러가 없습니다. 오히려 루프 내부의 양자화기에서 샘플링됩니다. 루프 필터는 이제 연속 시간 통합기를 사용하여 연속 시간이 되며 피드백 DAC도 마찬가지입니다. 쉐이핑되는 양자화와 마찬가지로 샘플링으로 인한 앨리어싱도 쉐이핑됩니다. 이로 인해 거의 비샘플링에 가까운 ADC가 발생하여 그만의 분류를 이룹니다.

모듈레이터의 샘플링 주파수를 쉽게 스케일링할 수 있는 DTSD와 달리 CTSD의 샘플링 주파수는 고정되어 있습니다. 또한 CTSD ADC는 스위치드 커패시터와 같은 것에 비해 지터에 대한 내성이 낮은 것으로 알려져 있습니다. 기성 크리스탈 또는 CMOS 진동자는 낮은 지터 클럭을 로컬로 ADC에 제공하므로 낮은 지터 클럭을 격리 상태로 전송하지 않고 EMC를 줄입니다.

CTSD의 두 가지 주요 이점은 고유한 앨리어싱 거부와 신호 및 기준에 대한 저항성 입력입니다.

고유 안티앨리어싱

루프 내부에서 양자화기를 이동하면 고유한 앨리어싱 거부가 발생합니다. 그림 12에 나오는 것처럼, 입력 신호는 샘플링되기 전에 루프 필터를 통과하며, 양자화기에 도입되는 폴드백(앨리어싱) 오류도 이 필터를 확인합니다. 신호 및 앨리어싱 오류는 시그마 델타 루프와 동일한 노이즈 전송 기능을 보일 것이며, 둘 다 시그마 델타 아키텍처의 양자화 노이즈와 유사한 노이즈 쉐이핑이 이루어질 것입니다. 따라서 CTSD 루프의 주파수 응답은 샘플링 주파수의 정수 배수 주변에 있는 입력 신호를 자연스럽게 거부하여 안티앨리어싱 필터 역할을 합니다.

그림 12. CTSD 모듈레이터의 주파수 응답입니다.

저항성 입력

신호 및 기준 입력에 저항성 입력이 있으면 샘플 및 홀드 구성보다 구동하기가 더 쉽습니다. 지속적인 저항성 입력으로 킥백이 없으며 드라이버를 완전히 제거할 수 있습니다. 그림 13에 나온 것처럼 입력에는 왜곡이 없습니다. 그리고 입력 저항이 일정하기 때문에 게인 오류에 대한 시스템의 조정도 제거됩니다.

그림 13. CTSD의 입력 설정.

ADC에 단극 공급이 있더라도 아날로그 입력은 양극성일 수 있습니다. 이렇게 하면 양극 프론트 엔드에서 ADC로 레벨을 이동할 필요가 없습니다. ADC의 DC 성능은 이제 입력 저항기에 입력 전류뿐만 아니라 공통 모드 종속 전류가 있는 것과 동일하지 않을 수 있습니다.

기준 부하에도 저항성이 있어 스위칭 킥백이 감소하므로 별도의 기준 버퍼가 필요하지 않습니다. 로우 패스 필터용 저항기는 온칩으로 만들 수 있으므로(같은 재료일 수도 있음) 온칩 저항 부하를 따라 추적하여 게인 오차 온도 드리프트를 줄일 수 있습니다.

CTSD 아키텍처는 새로운 것은 아니지만 산업 및 계측 시장의 메가트렌드는 더 높은 광역폭에서 dc 및 ac 정밀 성능을 요구합니다. 또한 고객은 출시 시간을 줄이기 위해 대부분의 솔루션을 충족하는 단일 플랫폼 설계를 선호합니다.

CTSD 아키텍처는 고성능 오디오에서 셀룰러 핸드셋 RF 프론트 엔드에 이르기까지 다양한 애플리케이션에서 선택되어 왔습니다. 다른 유형의 ADC에 비해 많은 이점이 있기 때문입니다. 이러한 이점에는 통합에 대한 더 큰 편의성과 낮은 전력 소비가 포함되지만, CTSD를 사용하면 여러 가지 중요한 시스템 수준의 문제를 해결할 수 있기 때문에 더욱 중요합니다. 많은 기술적 단점 때문에 CTSD의 사용은 상대적인 오디오 주파수/광역폭 및 낮은 동적 범위로 제한되었습니다. 따라서 연속 근사 ADC 및 오버샘플링된 DTSD 변환기와 같은 고성능 나이퀴스트 속도 변환기는 정밀하고 고성능/중간 광역폭 애플리케이션을 위한 주요 솔루션이었습니다.

그러나 Analog Devices에 도입된 최근의 기술 혁신으로 인해 많은 한계를 극복할 수 있었습니다. AD4134는 400kHz 광역폭 ADC의 CTSD를 기반으로 한 최초의 고정밀 dc로, 실질적으로 높은 성능 사양을 달성하는 동시에 dc 정확도를 제공하고 고성능 계측 애플리케이션에서 여러 가지 중요한 시스템 수준 문제에 대한 솔루션을 가능하게 합니다. AD4134는 또한 비동기 샘플링 속도 변환기(ASRC)를 통합하여 CTSD의 고정 샘플링 속도에서 파생된 가변 데이터 정격으로 데이터를 제공합니다. 출력 데이터 정격은 모듈레이터 샘플링 주파수와 무관할 수 있으며 서로 다른 세분화된 처리량에 CTSD ADC를 성공적으로 사용할 수 있습니다. 세분화된 수준에서 출력 데이터 정격을 변경할 수 있는 유연성을 통해 사용자는 일관된 샘플링을 사용할 수 있습니다.

AD4134의 신호 체인 이점

앨리어싱 없음

고유한 앨리어싱 거부 기능을 사용하면 앨리어싱 방지 필터가 필요하지 않으므로 구성 요소 수가 줄어들고 솔루션 크기가 작아집니다. 더 중요한 것은 드롭, 오프셋, 게인 및 위상 오류와 같은 오류, 시스템의 노이즈와 같은 안티앨리어싱 필터와 함께 발생하는 모든 성능 문제가 더 이상 존재하지 않는다는 것입니다.

낮은 대기 시간 신호 체인

안티앨리어싱 필터는 필요한 거부에 따라 신호 체인의 전체 대기 시간을 크게 늘립니다. 필터를 제거하면 이러한 지연이 완전히 제거되고 노이즈가 많은 디지털 제어 루프 애플리케이션에서 정밀 변환을 실행할 수 있습니다.

탁월한 위상 매칭

시스템 레벨에서 안티앨리어싱 필터가 없으므로 다중 채널 시스템에서 위상 일치를 크게 개선할 수 있습니다. 따라서 진동 모니터링, 전력 측정, 데이터 수집 모듈 및 음파 탐지기와 같이 채널 간 불일치가 적은 애플리케이션에 적합합니다.

간섭에 대한 견고성

고유한 필터링 작용으로 인해 CTSD ADC는 IC 자체에서뿐만 아니라 시스템 수준에서 발생하는 모든 종류의 간섭에도 영향을 받지 않습니다. DTSD ADC 및 SAR ADC에서는 ADC가 샘플링할 때 간섭이 적도록 주의해야 합니다. 또한 고유한 필터링 동작으로 인해 전원 공급 라인의 간섭으로부터 내성이 발생합니다.

저항성 입력

지속적인 저항성 아날로그 입력 및 기준 입력으로 드라이버 요건을 완전히 제거할 수 있습니다. 다시 한 번, 오프셋, 게인, 위상 오류 및 시스템 노이즈와 같은 모든 성능 문제는 더 이상 발생하지 않습니다.

디자인하기 쉬움

설계된 요소의 수가 크게 줄어들기 때문에 정밀한 성능을 달성하기 위한 노력은 매우 미미합니다. 따라서 설계 시간이 단축되고, 고객의 출시 시간이 단축되며, BOM 관리 및 안정성이 향상됩니다.

크기

안티앨리어싱 필터, 드라이버 및 참조 버퍼를 제거하면 시스템 보드 영역이 크게 줄어듭니다. 계측 증폭기를 사용하여 ADC를 직접 구동할 수 있습니다. AD74134의 경우 차등 입력 전용 ADC이므로 LTC6373과 같은 차등 인앰프를 드라이버로 사용할 수 있습니다. 그림 14는 이산 시간 기반 신호 체인과 연속 시간 기반 신호 체인의 신호 체인을 비교해서 보여 줍니다. 우리의 실험은 동등한 이산 시간 기반 신호 체인과 비교할 때 면적이 70% 절약된다는 것을 보여 주므로 고밀도 다중 채널 애플리케이션에 탁월한 선택입니다.

그림 14. 이산 시간 기반(왼쪽) 및 연속 시간 기반(오른쪽) 신호 체인의 비교.

그림 15. 이산 시간 및 연속 시간 신호 체인의 크기 비교.

결론

결론적으로 AD74134는 시스템 크기를 대폭 줄이고, 신호 체인 설계를 단순화하며, 시스템을 더욱 견고하게 하며, 정밀 계측 애플리케이션에서 요구하는 성능 매개 변수를 처리하지 않고도 간편한 설계를 통해 전체 출시 기간을 단축합니다.