Sigma Delta ADCは、今日の信号取得および処理システム設計者のツールキットの定番です。この記事の目的は、シグマデルタADCトポロジーの背後にある基本原理に関する基礎知識を読者に提供することです。高精度データ取得回路の設計者にコンテキストを提供するために、ADCサブシステム設計に関連するすべての主要なパラメータであるノイズ、帯域幅、セトリング時間の間のトレードオフの例が検討されます。
シグマデルタモジュレーター
通常、シグマ デルタ モジュレータとデジタル信号処理ブロック (通常はデジタル フィルタ) の2つのブロックがあります。この高レベルのブロック図とシグマ デルタADCの主要な概念を図1に示します。
図1. シグマデルタADCの柱となる概念。
シグマ デルタ モジュレータはオーバーサンプリング アーキテクチャなので、まずはサンプリング理論とナイキストおよびオーバーサンプリングADC動作のシナリオから始めましょう。
図2は、オーバーサンプリングの場合とシグマデルタ変調（オーバーサンプリング）の場合のADCのナイキスト動作の比較を示しています。[1]
図2. ナイキスト、オーバーサンプリング、シグマデルタトポロジの比較
「A」は、「ストレートナイキスト」操作で実行されているときのADCの量子化ノイズを表します。この場合、量子化ノイズはADCのLSBサイズによって決まります。「FS」はADCのサンプリング レートであり、FS/2はナイキスト周波数です。ケースBは同じコンバータを示していますが、今回はオーバーサンプリングされたコンテキストで使用されるため、より高速なサンプリング レートが採用されています。サンプリング レートはK倍に増加し、量子化ノイズはK×FS/2までのより広い帯域幅に分散されます。ローパス デジタル フィルター (通常はデシメーション付き) は、青色領域外の量子化ノイズを除去します。
シグマ デルタ モジュレータには、図Cに示すように、ノイズ シェーピング機能が追加されています。アナログからデジタルへの変換の量子化ノイズは、変調方式によってシェーピングされ、通常は低帯域幅から高周波数にシフトして、ローパス デジタル フィルタによって変換結果から除去されます。シグマデルタADCは、熱雑音によって決定され、量子化ノイズによって制限されないノイズフロアで設計できます。
シグマデルタADCサンプリング
シグマ デルタADCは、内部または外部のサンプリング クロックを使用してクロックされます。多くの場合、ADCのマスター クロック (「MCLK」) は、変調器によって使用される前に分割されます。ADCデータシートを読むときは、この点に留意し、変調器の周波数を理解してください。変調器に渡されるサンプリング周波数は、サンプリング周波数FMODを設定します。変調器はこのレートでデジタル フィルタにデータを出力し、デジタル フィルタ (通常はローパスで、ある程度のデシメーションあり) は出力データ レート (ODR) でデータを提供します。図3はこのフローを示しています。
図3. シグマデルタADCフロー: 変調器出力からデジタルフィルタリングされた出力へのサンプリング。
一次シグマデルタ変調器 (MOD1) の詳細図
シグマデルタ変調器は、閉ループ増幅器に類似した負帰還システムです。ループには、低解像度のADCとDAC、およびループ フィルターが含まれています。出力とフィードバックは粗く量子化され、多くの場合、高または低として1ビットの出力のみになります。基本構造はADCのアナログ システムとして実装されており、量子化器はサンプリングが実行されるブロックです。ループの安定性の条件が存在する場合、出力は入力の大まかな表現になります。デジタル フィルターは粗い出力を受け取り、アナログ入力の正確なデジタル バージョンを再構築します。
図4. 正弦波入力に対するシグマデルタ「1の密度」。MOD1シグマデルタループの線形モデル (a)。
正弦波入力に応答した1の密度出力を図4に示します。変調器出力の低レベルから高レベルへの変化率は、入力の変化率によって異なります。正弦波のフルスケール入力では、変調器の出力スイッチング レートが低下し、出力は +1状態が優勢になります。同様に、正弦波が負のフルスケールにある場合、+ 1と -1の間の遷移が減少し、-1出力が優勢になります。正弦波入力の変化率が最大になると、変調器出力における +1と -1の間の切り替えの密度が最も高くなります。出力の変化率は入力の変化率に従います。これは、アナログ入力を表すシグマ デルタ モジュレータ出力の遷移速度です。
このシングル ビット モジュレータ「MOD1」を記述するために線形モデルを使用すると、システムは負のフィードバックを持つ制御システムとして示されます。量子化ノイズは、量子化器の入力と出力の差です。入力「デルタ」ノードの後にローパス フィルターが続きます。図5の線形モデル (b) では、量子化ノイズは「N」という用語で表されます。
図5. 方程式、フィルター、信号、ノイズ伝達関数のプロットを含むMOD1シグマ デルタ ループの線形モデル (b)。
ループフィルタ設計
H(f) はループ フィルターの関数であり、ノイズと信号の伝達関数の両方を定義します。H(f) は、低周波数 (対象帯域幅内) で非常に高いゲインを持ち、高周波信号を減衰させるローパス フィルタ関数です。ループ フィルターは、単純な積分器または積分器のカスケードとして実装できます。実際には、DACはフィードバック パスに配置され、デジタル出力信号を取得して、それをアナログ入力「デルタ」ノードにフィードバックします。
図5に示す方程式を解くと、信号とノイズの伝達関数が得られます。信号伝達関数は、対象の帯域幅でゲイン1のローパス フィルタとして動作します。ノイズ伝達関数は、ノイズシェーピングを提供するハイパスフィルタ関数です。DC付近の低周波数では量子化ノイズが強く抑制されます。対象帯域幅外の高周波数で見られる量子化ノイズ信号が増加します。シングルオーダー変調器 (MOD1) の場合、ノイズは約20dB/decadeの割合で増加します。
システムの解像度を上げる一般的な方法は、2つのループ フィルターをカスケード接続してループ フィルターの次数を上げることです。全体的なループ フィルタのH(f) のロールオフが大きくなり、ノイズ伝達関数はMOD2スタイルで40dB/decadeの遷移を持ちます。量子化ノイズはより積極的に形成され、低周波ノイズが大幅に減少します。図6は、MOD1とMOD2シグマ デルタADCを比較しています。
図6. フィルタとノイズ伝達関数の比較プロットを備えたMOD1、MOD2ブロック図構成。
マルチステージノイズシェーピングモジュレータ（MASH）アーキテクチャ
シグマデルタ変調器のバリエーションとスタイルは多岐にわたります。高次の単一ビットループの安定性の問題を回避するアーキテクチャは、 ま究極1つのgeノイズ シュ模倣変調器（マッシュ) アーキテクチャ。マルチステージ (MASHスタイル) アーキテクチャにより、本質的に安定した低次ループの組み合わせを通じて、安定した高次シグマ デルタ モジュレータの設計が可能になります。
理論から進んで、実際のADCの観点から分析を見てみましょう。の AD7175 は、アナログ・デバイセズの高精度シグマ・デルタADCコンバータの最新ファミリです。このADCは、真の24ビットのノイズフリー出力を提供する市場初のコンバータです。ADCは、ノイズに極めて敏感な計測回路の設計者のためにダイナミック レンジを最大化し、信号調整段階での先行アンプ ゲインの削減または排除を可能にします。このデバイスは高速で動作し、以前よりも整定時間が短くなります。これにより、制御ループの入力に対する刺激への応答時間が改善され、またはチャネルあたりのスループットが高速化されて変換可能なチャネルの密度が向上します。
これらすべてには、真のレールツーレール アナログ入力とリファレンス入力バッファを備えた完全に統合されたアナログ信号チェーンが付属しています。このファミリは、変換速度、または低ノイズや低消費電力の代替のためにピン間のアップグレードを備えた複数の入力チャネル数を提供します。AD7175-2 そして -8 最速の出力と最低のノイズを実現します。AD7177-2 32ビット解像度の出力を提供します。AD7172 そして AD7173 最も低い電力オプションを提供します。
AD7175-2には、評価に役立つ非常に便利なソフトウェア ツールが含まれています。EVAL+ は、ADI Webサイトからダウンロードできる単一のソフトウェアであり、ハードウェアの有無にかかわらずADCを構成、分析、選択するために使用できます。ハードウェアとともに実行されるソフトウェアは、標準評価ボードに従って動作します。ハードウェアなしで、ADCの機能モデルがバックグラウンドで実行されるため、ユーザーは最終アプリケーションに最適な動作構成を確立できます。
図7. AD7175シグマデルタADCファミリー、AD7175-2ブロック図とノイズ性能。
図8. AD7175シグマデルタADCファミリの概要。
シグマデルタADCの量子化ノイズの除去
AD7175 ADCを使用して、デジタル フィルタリングを使用してシグマ デルタADCの量子化ノイズを除去する方法を説明します。ノイズ/入力帯域幅とセトリング時間のトレードオフが焦点になります。
図9は、AD7175デバイスのDCからFMOD/2 (または4MHz) までの周波数のログに対してプロットされた生の変調器ノイズを示しています。AD7175モジュレータは、8MHz (FMOD) の実効レートでサンプリングします。変調器はMASHスタイルで、変調器ノイズに80dB/decadeの傾斜を与えるように設計されています。回路の熱ノイズは、変調器ノイズが増加し始める周波数軸のポイントに達する前に、帯域内ノイズフロアを設定します。低ノイズフロアを示すこのグラフは、低帯域幅信号に対するADCの高ダイナミック レンジ機能についての洞察を提供します。このダイナミック レンジと、AD7175のノイズ フロアを押し下げる能力により、ユーザーにとっての感度が向上し、アプリケーションで低振幅信号を取得するときに特に役立ちます。
ADCオーバーサンプリング
ADCの最小オーバーサンプリング比、デジタル フィルタの次数、コーナー周波数はすべて、量子化ノイズがADCノイズの制限要因にならないようにするために役立ちます。ノイズをフィルタリングするには、フィルタのエンベロープが十分に減衰し、振幅量子化ノイズの増加率に対応できる十分なロールオフを持つ必要があります。
AD7175の最小オーバーサンプリング比はx32なので、8MHz FMODの場合、提供される最大出力データ レートは250 kHzになります。
AD7175は、ユーザーが選択できるさまざまなフィルタ タイプを提供します。デジタル フィルタ操作の動作の背後にある理論は、さまざまなシナリオでSinc 5 + Sinc1フィルタとSinc 3フィルタを比較することによって説明されます。
250kHz ODRでは、AD7175の「Sinc5 + Sinc1」は、-3dB周波数が約0.2xODR (50kHz) のSinc 5パスとして直接構成されます。Sinc 5フィルタには、10倍あたり -100dBの減衰エンベロープがあります。これは、図9に示すように、Sinc 5フィルタの減衰とロールオフが変調器のノイズを除去するのに十分すぎることを意味します。
図9. AD7175変調器の出力スペクトルDCからFMOD/2に、Sinc5 + Sinc1、32倍のデシメーション (実質的にはSinc5応答) を重ねて表示。
対照的に、250 kHz ODRでSinc 3に変更すると、減衰とロールオフは変調器ノイズを除去するのに十分ではありません。データシートの250 kHzおよび125kHz ODRでのノイズ数値がこの事実を示しています。データ レートが62.5kHz以下に設定されている場合にのみ、Sinc 3応答はADC結果からの量子化ノイズを完全にフィルタリングします。
量子化ノイズをフィルタリングするだけでなく、デジタル フィルタを使用して入力帯域幅をトレードオフしてノイズを低減することもできます。これは、デシメーション レートを上げることによって行われます。Sinc 5 + Sinc1フィルタの場合、オーバーサンプリング比を上げると、初期の5番目 次数Sincフィルタが平均化されます。初期結果の平均化により、ユーザーはさまざまな出力データ レートと速度および帯域幅から選択して、図11に示すようにSinc5とそれに続くSinc5 +Sinc1平均によってノイズ パフォーマンスを改善できます。Sinc 5の結果を平均すると1 st 出力データ レートと、全体的なSinc 5エンベロープと複合するそのレートの倍数でノッチを順序付けます。Sincスタイル フィルタのノッチは、従来、データ レートを干渉周波数と一致するように戦略的に設定することで、既知の周波数での干渉を除去するために使用されてきました。この典型的な例は、ライン周波数の50 Hzと60 Hzの除去です。
図10. AD7175-2 Sinc 5 + Sinc 1フィルタ: ADCのデシメーション レートを変更して入力帯域幅を調整します。
図11. AD7175-2 Sinc 5 + Sinc 1フィルタ – ノイズ対ODRプロット。
シンクフィルタの基礎
「Sinc」スタイルのフィルターは、Sin(x)/xプロファイルを持つ移動平均フィルターなので、一般的にSincフィルターと呼ばれます。フィルタは、一連の積分器、デシメータとして動作するスイッチ、およびそれに続く一連の微分器で構成されています。フィルタはFIR (有限インパルス応答) スタイルです。つまり、入力のステップ変化に対してフィルタから既知の有限応答があり、線形位相応答を示します。フィルタのゼロは、1/平均化周期の周波数で発生します。出力データ レートおよびこのレートの整数倍では、深いノッチが発生し、ノッチ内の信号が減衰します。
図12は3つのrd そして5番目 次数Sincフィルタ - 両方ともAD7175の32のデシメーション レートで動作します。この場合、両方のフィルターは250kHzの出力レートで変換データを提供します。フィルターの順序によって、ロールオフと -3dB周波数の両方が決まります。シンクポ フィルタは、–P x 20dB/decadeの周波数応答エンベロープの下に配置されます。ロールオフが急峻になると、-3dB周波数が低くなります。異なる次数のフィルタ間の主なトレードオフは、フィルタのセトリング時間にあり、これはシナリオに応じて最終的な測定アプリケーションに異なる影響を及ぼします。
図12. 異なる次数のSincフィルターの周波数領域の比較: Sinc5とSinc 3。
フィルターの安定時間
デジタル フィルタがシグマ デルタ モジュレータからのデータ ストリームの移動平均を処理するため、それに関連する整定時間が発生します。遅延はどのFIRフィルターでも固定ですが、Sincフィルターの次数ごとに異なります。遅延は通常、グループ遅延と整定時間という2つの用語で説明されます。グループ遅延は、アナログ信号が入力に現れてからデジタル出力に現れるまでの遅延を表します。単音正弦波の場合、これは、たとえば、アナログ入力に存在する正弦波の電圧ピークから、デジタル出力に現れる同じピークまでの時間です。
セトリング時間はデジタル フィルタの完全な平均化時間です。アナログ入力にステップがあった場合、ADCからのデータ出力が入力の前のステップと相関がなくなるまで、フィルタの完全なセトリング時間がかかります。フィルタの計算時間などの他の遅延が存在する可能性があり、AD7175ファミリの場合、最初の変換の安定時間が長くなったり、スタンバイ状態から復帰した後の安定時にも1/ODRの初期計算サイクルによる遅延が発生する可能性があります。フィルタの安定時間に加えて遅延は、選択したコンバータによって異なる可能性があるため、ADCデータシートを読むときは注意してください。
フィルタの安定時間の影響は、シングル シグマ デルタADCシナリオとマルチプレックス シグマ デルタADCシナリオを比較することで最もよくわかります。デジタル フィルターのセトリング時間は、各チャンネルの結果を独立させながら、ユーザーが複数の入力チャンネルを循環させることができる速度に大きく影響します。
デジタルフィルタリングとデシメーション
独立した結果を得るために、なぜ完全な安定時間を待つ必要があるのですか?単一の入力ソースを持つ単一のADCのデジタル フィルタリングを見てみましょう。変調器シグマ デルタADCからのデータは、図3に示すように、FMODのレートでデジタル フィルタに渡され、各サンプルは移動平均フィルタを通過します。順序とスタイルに応じて、フィルタは変換期間（フィルタのデシメーション レートによって設定）にわたって各サンプルを異なる方法で重み付けします（図13を参照）。入力サンプル0と後続のサンプルは、変調器クロックの1周期で区切られた個別の変調器出力結果です。Y軸は、デジタル フィルターによって各サンプルに割り当てられる重み付けを表します。この重み付けの形状は、ローパス デジタル フィルターの時間領域表現です。この場合の出力データ レートは250kHz (8MHz/32 = FMOD/デシメーション レート) です。データ準備信号 (それぞれの異なる色の垂直線) 間の時間は4usです。ADCは、デシメーション レートが32のSinc5 + Sinc1フィルターで動作するように設定されています。5つの変換出力はすべて、フィルター出力を定義する変調器入力で重複しているため、互いに独立しているものはありません。単一のADC入力の場合、各変換結果は変調器からの入力を共有しますが、フィルタはこれらの各変調器出力を別々に重み付けします。
図13. 単一ADC入力、Sinc 5、5変換出力サイクル。
多重入力の場合、各変換出力を作成するために提供される変調器データは、各チャネルごとに独立している必要があります。マルチプレクサが1つのアナログ入力チャネルから次のチャネルに切り替える前に、フィルタの完全な安定時間が経過する必要があります。デシメーション レート32を使用したSinc 3スタイル フィルタの例を取り上げ、1回の変換に対するフィルタの安定時間を図14 (A) に示します。フィルタが完全に安定した後のデータ出力は、変調器からの前の96個の出力の加重平均になります。これは、ADCの出力データ レートの12usまたは3サイクルに相当します。
図14. 多重化ADC、Sinc 3フィルタ、3つの変換サイクル。完全に決済されたデータ。
図14（B）は、ADCによって出力される各サンプルが完全に安定している多重化状況の最初の3つのサンプルを示しています。変調器の出力はどのサンプル間でも重複しません。DRDY (垂直線) 間の時間で示される多重化レートは、フィルタのセトリング時間によって決まります。このレートは、データシートやパラメトリック プロットでは「完全に安定したデータ レート」として記述されることがよくあります。
シンクポ フィルタの安定時間は、フィルタ次数Pに1/ODRを掛けた値になります。250kHz ODRで動作するSinc 3フィルターの場合、フィルターのセトリング時間は3x1/250k = 12usになります。比較すると、同じODR 250kHzでSinc 5フィルターを使用する場合、フィルターのセトリング時間は5x(1/250k) = 20usになります。
チャネル間の切り替えのおおよそのレートは、ODRをフィルターの次数で割った値です。つまり、Sinc 3フィルターの場合はODR/3、Sinc 5フィルターの場合はODR/5となります。直接Sincフィルターの場合は簡単です。Sinc 5 + Sinc1スタイルなどの場合には追加の手順が必要になります。AD7175ファミリのADCでは、さまざまなスタイルのフィルターを選択できます。次のセクションでは、フィルター タイプ間の違いを示し、それぞれのケースの安定時間を計算する例も示します。
さまざまなタイプのフィルターの整定時間の計算
セトリング時間を計算し、これが多重化された状況でのチャネルあたりのデータ レートにどのように関係するかを見てみましょう。これは、プロセス制御用の電圧入力アナログ入力モジュールの一般的なシナリオであり、先行する減衰ステージが +/-10V入力をAD7175-8の入力範囲内にスケーリングし、4チャネルまたは8チャネルの複数の入力がAD7175-8を介して多重化されます。
（A）AD7175 シンク3 : ODR=62.5kHz
セトリング時間 = 3x (1/62.5k) = 48us、チャンネルスイッチレート = 1/48us = 20.833kHz
（B）AD7175 シンク5 + シンク1: 62.5kHzの
注: コンポーネントは2つあります。Sinc 5フィルターは4usウィンドウ (FMOD=8MHz) にわたって平均化し、250kHzの速度でデータを平均化ブロックに渡します。
1) Sinc 5の整定時間 = 5x1/250k = 20us
これは平均化のための最初のサンプルを提供します。
2) Sinc1平均化フィルターを選択します。
ODR = 62.5kHzの場合、250kHzのデータ ストリームが4回平均化されます。
残りの3つのサンプルの平均化のためのセトリング時間は3x1/250k = 12usです。
合計安定時間 = 20us + 12us =32us、チャネル切り替えレート = 1/32us = 31.25kHz
(Sinc5 + Sinc1フィルタの場合、データ レートが10ksps以下の場合、ADCは単一サイクルで安定することに注意してください。これは、ADCのセトリング時間 = 1/ODRであることを意味します。
表1. セットアップ (A) と (B) による4チャンネル多重測定の比較を示します。Sinc 5 +Sinc1フィルターを使用すると、チャネルあたりのサンプリング レートが高速化され、セトリング時間が短縮されるという利点が得られます。この経験則はコンバーターにのみ関係することに注意してください。各入力の前にADCよりも長い時定数を持つアナログ前処理回路がある場合は、最悪のケースのセトリング時間が支配的になります。
この比較は表1に示されています。
表1. 4チャンネル多重化システム (AD7175-8を使用した場合など) のSinc5 + Sinc 1フィルタとSinc 3フィルタのチャンネルあたりのデータ レートの比較
これで、シグマ デルタADCの概要が完了しました。変調器と概念を取り巻く理論、デジタル フィルタリングの例、それらがノイズ、セトリング時間、および測定システム内での両者の連鎖的な影響について説明しました。それを終わらせるには この記事の内容、貢献、影響について、Analog DevicesのAdrian Sherry、Colin Lyden、Walt Kesterに感謝の意を表します。
この記事はAnalog Devices社から提供されました。