필드 프로그래머블 게이트 어레이(FPGA)를 아날로그-디지털 변환기(ADC) 출력에 인터페이싱하는 것은 일반적인 엔지니어링 과제입니다. 이 기사에는 고속 데이터 변환기 구현에서 저전압 차동 신호(LVDS)를 활용하기 위한 활용 팁 및 기술 뿐만 아니라 다양한 인터페이스 프로토콜 및 표준에 대한 개요가 포함되어 있습니다.
ADC가 다양한 디지털 데이터 형태와 표준을 사용한다는 사실로 인해 작업이 복잡해집니다. 단일 데이터 정격(SDR) CMOS는 일반적으로 200 MHz 미만의 저속 데이터 인터페이스에 매우 일반적입니다. 이 경우, 데이터는 송신기에 의해 클럭의 한쪽 가장자리에서 전환되고 다른 쪽 클럭 가장자리에서 수신기에 의해 수신됩니다. 이를 통해 데이터가 수신기에 의해 샘플링되기 전에 안정될 충분한 시간이 보장됩니다. 이중 데이터 정격(DDR) CMOS에서 송신기가 모든 클럭 가장자리에서 데이터를 전환합니다. 이렇게 하면 SDR과 동일한 시간 내에 두 배의 데이터가 전송될 수 있습니다. 그러나 수신기에 의한 적절한 샘플링을 위한 타이밍은 더 복잡해집니다.
Analog Devices의 이 기사에서는 FPGA를 ADC에 연결하는 데 사용되는 표준 인터페이스—SPI, I 2 C, SPORT, LVDS 및 JESD204A—에 대해 논의합니다. FPGA를 ADC에 인터페이싱하는 방법은 데이터 정격이 더 빠른 새로운 프로토콜과 더불어 더 증가함에 따라 계속해서 어려운 과제가 될 것입니다.