Interfacciare array di gate programmabili sul campo (FPGA) con l'uscita di un convertitore da analogico a digitale (ADC) è una sfida di progettazione comune. Questo articolo fornisce una panoramica sui vari protocolli e standard di interfaccia, nonché tecniche e consigli applicativi, per l'utilizzo della segnalazione differenziale a bassa tensione (LVDS) in implementazioni di convertitori di dati ad alta velocità.
Questo compito risulta ancora più complesso per il fatto che gli ADC utilizzano una varietà di stili e standard di dati digitali. Il CMOS a rate dati singolo (SDR) è molto comune per le interfacce dati a velocità ridotta, generalmente sotto i 200 MHz. In questo caso, il trasmettitore trasferisce i dati su un edge del clock e il ricevitore li riceve sull'altro edge. Ciò garantisce che i dati abbiano tutto il tempo necessario per stabilizzarsi prima di essere campionati dal ricevitore. Nel caso del CMOS a rate dati doppio (DDR), il trasmettitore trasferisce i dati su ogni edge del clock. In questo modo viene trasferito il doppio dei dati nella stessa quantità di tempo impiegata nel caso dell'SDR; tuttavia, le tempistiche per la corretta campionatura da parte del ricevitore sono più complicate.
Questo articolo di Analog Devices analizza le interfacce standard (SPI, I 2 C, SPORT, LVDS e JESD204A) che vengono utilizzate per la connessione di un FPGA a un ADC. L'articolo spiega inoltre in che modo l'interfaccia tra FPGA e ADC continuerà a rappresentare una sfida in un contesto in cui il rate dati aumenta ulteriormente per effetto di protocolli nuovi e più veloci.