Assurer l'interface avec les réseaux de barrières programmables in situ (FPGA, field-programmable gate arrays) sur la sortie du convertisseur analogique-numérique (ADC) est un problème d'ingénierie courant. Cet article présente les différents protocoles et normes d'interface et offre des conseils d'application et des techniques d'utilisation de la signalisation différentielle basse tension (LVDS) dans les implémentations de convertisseurs de données à haute vitesse.
La tâche est compliquée par le fait que les ADC adoptent des styles et des normes de conversion de données numériques variés. Le CMOS à débit unique (SDR) est très courant pour les interfaces de données à faible vitesse, généralement sous 200 MHz. Dans ce cas, les données sont transférées sur un bord d'horloge par l'émetteur et reçues par le récepteur sur l'autre bord d'horloge. Cela laisse aux données suffisamment de temps pour se stabiliser avant d'être échantillonnées par le récepteur. Avec le CMOS à double débit (DDR), l'émetteur transite les données sur chaque bord d'horloge. Il est ainsi possible de transférer deux fois plus de données qu'avec le SDR, pour un temps égal ; cependant, la synchronisation pour un échantillonnage correct par le récepteur est plus compliquée.
Cet article rédigé par Analog Devices traite des interfaces standard (SPI, I 2 C, SPORT, LVDS et JESD204A) utilisées pour connecter un FPGA à un ADC et des défis que continuera de poser l'interfaçage entre les FPGA et les ADC à mesure que le débit de données augmentera avec de nouveaux protocoles plus rapides.