La interfaz de matrices de compuertas programables de campo (FPGA) con una salida de convertidor analógico a digital (ADC) es un desafío de ingeniería común. Este artículo incluye una descripción general de varios protocolos y estándares de interfaz, así como consejos y técnicas de aplicaciones para utilizar las señales diferenciales de baja tensión (LVDS) en implementaciones de convertidores de datos de alta velocidad.
La tarea se complica por el hecho de que los ADC utilizan una variedad de estilos y estándares de datos digitales. La tasa de transferencia de datos única (SDR) CMOS es muy común para las interfaces de datos de baja velocidad, generalmente por debajo de 200 MHz. En este caso, el transmisor lleva los datos de un flanco del reloj y el receptor los recibe en el otro. Esto garantiza que los datos tengan suficiente tiempo para establecerse antes de que el receptor los muestree. En CMOS de doble tasa de transferencia de datos (DDR), el transmisor hace una transición de datos en cada flanco del reloj. Esto permite transferir el doble de datos en el mismo tiempo que el SDR; sin embargo, el momento para el muestreo adecuado por parte del receptor es más complicado.
Este artículo de Analog Devices trata sobre las interfaces estándar (SPI, I 2 C, SPORT, LVDS y JESD204A) que se utilizan para conectar una FPGA a un ADC y cómo la interfaz de las FPGA a los ADC seguirá siendo un desafío a medida que la tasa de transferencia de datos aumente con nuevos protocolos, más rápidos.